3纳米芯片面积比5纳米产品缩小35% 耗电量减少50%

导读：三星电子副会长李在镕近日参观正在开发“全球第一个3纳米级半导体工艺”的韩国京畿道华城半导体工厂，并听取了关于3纳米工艺技术的报告，他还与三星电子半导体部门社长团讨论了新一代半导体战略。

三星电子副会长李在镕近日参观正在开发“全球第一个3纳米级半导体工艺”的韩国京畿道华城半导体工厂，并听取了关于3纳米工艺技术的报告，他还与三星电子半导体部门社长团讨论了新一代半导体战略。

据了解，三星电子计划利用极紫外光刻（EUV）工艺，提高在7纳米以下精细工程市场的份额。3纳米级半导体工艺计划首先应用到三星的晶圆代工（foundry）工程之中。三星计划明年下半年在全球最早实现3纳米级芯片的批量生产。

三星电子将在最新的3纳米工程中使用不同于其他工程的新一代工艺“GAA”。三星电子负责半导体产业的部门表示，基于GAA工艺的3纳米芯片面积可以比最近完成开发的5纳米产品面积缩小35%以上，耗电量减少50%，处理速度可提高30%左右。